Pertemuan 16 - Rangkaian Sekuensial Sinkron

Abstract

Rangkaian digital baik kombinasional maupun sekuensial telah dipelajari di bab-bab sebelumnya. Rangkaian kombinasional mempunyai keluaran yang nilainya hanya tergantung dari masukan pada saat itu, sedangkan sekuensial mempunyai keluaran yang ditentukan oleh masukan saat itu dan keadaan rangkaian sebelumnya. Dalam bab ini akan dibahas tentang perancangan rangkaian sekuensial sinkron. Rangkaian ini bersifat sekuensial, yaitu keluaran rangkaian tergantung dari keadaan rangkaian sebelumnya dan membutuhkan elemen penyimpan berupa flip-flop. Rangkaian bersifat sinkron karena perilaku rangkaian dibangkitkan oleh transisi sumber detak yang sama, yaitu sinyal Clk. Rangkaian sekuensial sinkron dirancang menggunakan diagram FSM atau mesin keadaan terbatas, sehingga disebut juga rangkaian FSM. Rangkaian FSM tersusun atas bagian kombinasional dan bagian sekuensial. Model FSM yang sering digunakan adalah model Moore dan Mealy. Pokok bahasan di bab ini meliputi: FSM: diagram keadaan (state diagram) dan tabel keadaan (state table); desain FSM menggunakan model Moore; implementasi FSM menggunakan DFF, TFF dan JKFF; penyederhanaan rangkaian FSM dengan pemberian nilai keadaan; desain FSM menggunakan model Mealy; evaluasi rangkaian sekuensial sinkron. Setelah mempelajari bab ini, mahasiswa akan mampu untuk: [C4] mengimplementasikan desain FSM menggunakan DFF; [C4] mengimplementasikan desain FSM menggunakan TFF; [C4] mengimplementasikan desain FSM menggunakan JKFF; [C4] menyederhanakan rangkaian FSM dengan menerapkan aturan-aturan pemberian nilai keadaan yang dapat menghasilkan rangkaian yang lebih sederhana; [C6] membuat rangkaian sekuensial sinkron dengan menerapkan FSM Moore dan Mealy menggunakan IC TTL.